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时钟线是个传输线
注意在下一个时时种过程开始时，所有的智力政应必须建立在可接受的最大的时钟频率。 k的电平，服站情况的建立时间决定了
集成电路(IC)与外部时钟暂态时间(时钟上升和下降沿)相关。如果上升信号或者利用内部时钟以避免这慢，那么内部逻辑不能以正确确的时序工作，导致错误，些集 成电路重新产生时种错误。在一些器件中，内部时钟可以锁定一个 低频率的外邡振荡器(锁相环)。如果采用品体振荡器,内都时钟频率可以做到很,精确。注意最断的正弦信号一般不能产生可以使用的时钟，因为上升沿和下降沿非常慢。优先的做法是用施密特触发器对这个信号进行缓冲以提供快速的边沿。
时钟信号必须连接到电路中在许多系统中，一般优先采用多个并联的时钟驱动器而不是所有电路只有-个时钟源。这种方式限制了串扰耦合，而且避免了时钟线上的电压降。时钟和逻辑信号的传播需要时间,在时钟上升时这些延迟至关重要。
时钟线是个传输线。流动的电流的初始值取决于其上的电压和传输线的特性阻抗。在线路的末端增加负载不会改变这个电流初始值。如果两个线路连接到这个源，电流初始值变为两倍。如果其中的一个传输路径有分支,将会有反射，向前行进的电压将会减小。如果负载沿着单根线分布,当电压到达最后一个负载时经过了几次的反射，电压将会下降。如果沿着时钟路径的电压在下-个时钟来到之前建立起来,反射将不是难处理的问题。换种方式说，当线路很短而且上升时间很长时，反射不是一个难处理的问题。所以,应确保传输线分支很短。
